포스텍, 반도체 초박막화 딜레마 깼다⋯저항 50배 낮춘 설계 기술 개발

연구 이미지. /포스텍 제공

반도체 소자가 얇아질수록 저항이 커져 성능이 떨어지는 초박막 반도체의 고질적인 한계를 국내 연구진이 해결했다.

포항공과대학교(이하 포스텍) 전자전기공학과·반도체공학과 이병훈 교수 연구팀은 초박막 텔루륨(Te) 트랜지스터의 접촉 구조를 새롭게 설계해 접촉 저항을 기존보다 50배 낮추는 데 성공했다고 12일 밝혔다.

인공지능(AI) 발전에 따라 데이터 처리량이 급증하면서 로직과 메모리를 수직으로 쌓는 ‘3차원 집적 구조’가 차세대 반도체 핵심 기술로 꼽힌다. 

하지만 이를 위해 반도체 채널을 5nm(나노미터) 이하로 얇게 만들면 금속 전극과의 경계에서 에너지 장벽이 높아져 전류가 잘 흐르지 않는 딜레마가 있었다.

연구팀은 전극과 맞닿는 부분만 텔루륨을 더 쌓아 두껍게 만드는 ‘융기된 소스·드레인(RSD)’ 구조를 적용해 이 문제를 풀었다. 

텔루륨은 두꺼울수록 에너지 장벽이 낮아지는 특성이 있다. 이를 통해 채널은 4nm로 얇게 유지해 누설 전류를 막으면서도 전극 부위의 저항은 획기적으로 줄여 소자가 켜졌을 때 흐르는 전류를 기존보다 17배 이상 끌어올렸다.  

이 기술은 대면적 저온 증착 공정인 스퍼터링(Sputtering) 방식으로 구현이 가능해 실제 반도체 양산 공정에도 즉시 적용할 수 있는 것이 장점이다.  

이병훈 교수는 “국소적 두께 제어라는 새로운 설계 방식으로 초박막 반도체의 난제를 극복했다”며 “차세대 3차원 고집적 반도체 상용화를 앞당기는 핵심 플랫폼 기술이 될 것”이라고 말했다.

이번 연구는 나노 분야 권위지인 ‘에이씨에스 나노(ACS Nano)’에 게재됐다.  

/단정민기자 [e-mail]